收發(fā)器系統(tǒng)硬件組成

每一路高速收發(fā)器包括發(fā)送器和兩個(gè)通道，發(fā)送器和都是由物理編碼子層(pcs,，p場(chǎng)si-cal coding sublayer)與物理介質(zhì)附加子層(pma ,， physi-cal media additional sublayer)兩部分組成。pcs包括兼容所支持協(xié)議的收發(fā)器中的數(shù)字功能的---邏輯實(shí)現(xiàn),，發(fā)送通道包括相位補(bǔ)償fifo,、字節(jié)串行器、8b/10b編碼器等模塊;接收通道包括字對(duì)齊器、速率匹配fifo,，測(cè)井175度rs485芯片公司,，8b/10b、字節(jié)解串器,、字節(jié)排序器,、相位補(bǔ)償fifo等模塊。pma包括i/o緩沖器的模擬電路,、cdr,、串行器/解串器(ser/des以及用于優(yōu)化串行數(shù)據(jù)通道性能的可編程預(yù)加重與均衡。設(shè)備收發(fā)器通道工作時(shí),，測(cè)井175度rs485芯片批發(fā),，fpga架構(gòu)中的輸出并行數(shù)據(jù)通過(guò)發(fā)送器pcs和pma進(jìn)行傳輸，終轉(zhuǎn)化為串行數(shù)據(jù)發(fā)送出去,。接收到的輸人串行數(shù)據(jù)通過(guò)pma和pcs的處理以串行數(shù)據(jù)格式傳輸?shù)絝p以架構(gòu)內(nèi)部中,，進(jìn)行下一步的處理。

收發(fā)器的相關(guān)概述

高速收發(fā)器使大量數(shù)據(jù)點(diǎn)對(duì)點(diǎn)進(jìn)行傳輸成為可能,，這種串行通信技術(shù)充分利用傳輸媒體的信道容量,，與并行數(shù)據(jù)總線相比，減少了所需的傳輸信道和器件引腳數(shù)目,，從而---降低通信成本,。一個(gè)性能---的收發(fā)器應(yīng)具備低功耗、小尺寸,、易配置,、等優(yōu)點(diǎn)，以使其容易集成到總線系統(tǒng)中,。在高速串行數(shù)據(jù)傳輸協(xié)議中,，收發(fā)器的性能對(duì)總線接口傳輸速率起著決定性的作用，也在一定程度上影響了該種總線接口系統(tǒng)的性能,。本研究解析了高速收發(fā)器模塊在fpga平臺(tái)上的實(shí)現(xiàn),，也為各種高速串行協(xié)議的實(shí)現(xiàn)提供了有益的參